Die Miniaturisierung von Feldeffekttransistoren (FETs) für Logik- und Speicheranwendungen hängt in hohem Maße von der wirksamen Kontrolle der Kurzkanaleffekte ab. Zur Bewertung der Skalierbarkeit bestimmter FET-Technologien wird üblicherweise das Konzept der Abschirmung oder natürlichen Länge λ in FET-Kanälen verwendet. Es ist von der elektrostatischen Debye-Abschirmlänge inspiriert und wird angepasst, um geometrische und materialspezificshe Merkmale des untersuchten Bauelements zu erfassen, und um eine Metrik für die Effizienz der Gate-Wirkung auf den Kanals zu liefern. Ziel ist es, die kritische Länge entlang der Ladungstransportrichtung abzuleiten, die erforderlich ist, damit die elektronischen Bänder des Halbleiters auf das angelegte Gate-Potenzial reagieren. Je kürzer λ ist, desto kürzer kann die MOSFET-Kanallänge skaliert werden, ohne dass sie durch Kurzkanaleffekte kritisch beeinflusst wird.

Eine Verringerung der MOSFET-Gate-Länge unter ~ 30 nm erfordert eine ultradünne Dicke des aktiven Halbleiterbereichs und/oder eine Multi-Gate-Geometrie, die den aktiven Bereich einschließt. Wie in Abb. 1 zu sehen ist, liefern diese Transistorgeometrien ein reduziertes λ, je dünner die Dicke des aktiven Bereichs t_Si ist, je höher die Dielektrizitätskonstante ist (Verwendung von High-k-Dielektrika) und schließlich je dünner die dielektrische Gate-Dicke t_ox ist. Außerdem ist λ umso kleiner, je stärker die Gate-Elektrode den Halbleiterbereich umschließt. Im Idealfall liefert eine Nanodraht-Geometrie, die vollständig von einem Gatestapel umgeben ist, das beste Skalierbarkeitsverhalten von MOSFETs.

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Abbildung 1. Potenzielle ϕ(x)-Störung in Abhängigkeit von der Kanallänge für verschiedene FET-Geometrien, beschrieben durch die natürliche Länge. a) Darstellung der natürlichen Länge für drei verschiedene Kanal- und Gate-Geometrien: SOI mit einfachem Gate, SOI mit doppeltem Gate und Nanodraht mit Surround-Gate. Die gestrichelte Linie zeigt die Richtung, in der berechnet wird. b) Typischer Potenzialabfall über die Entfernung x von der Quelle entlang der Kanallänge für verschiedene Geometrien in a). Die Abschirmungslänge ist der Abstand, in dem das Potenzial auf den Wert des 1/e-fachen des Anfangswerts abfällt. Der Surround-Gate-Nanodraht bietet unter allen anderen Implementierungen die  beste Gate-Kontrolle über den Kanal. Aus [1]

Abbildung 2. Weitere Nano-CMOS-Demonstratoren von Moore. a) Vertiefter Kanal

Die Forschungserfahrung von W. M. Weber begann 2002 bei der Infineon Technologies AG - Corporate Research Labs in München, Deutschland in der Nanodevices Gruppe von Dr. Lothar Risch mit der nanometerskaligen Top-Down-Nanofabrikation sowie der Halbleiterbauelementtechnologie von ultradünnem Silizium auf Isolator und Multi-Gate-FETs. Dazu leistete er wichtige Beiträge zum Bau des weltweit ersten gebondeten planaren Doppel-Gate-Transistors [2] - Abb.2-, vollständig verarmter SOI-FETs (FDSOI) - Abb. 3a- [3] und Trigate-FETs. Darüber hinaus ermöglichte die verbesserte Gate-Elektrostatik Trigate-FinFET- und Nanodraht-FET-Flash-Speicherzellen mit Dual-Bit-Fähigkeit [4-5].

Abbildung 3. Weitere Nano-CMOS-Demonstratoren von Moore. a) SOI-MOSFET mit vertieftem Kanal, b) Trigate-Fin-NAND-Flash-Speicherzellen IEDM 2006.

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Literatur:

• [1] W. M. Weber et al. “Silicon and Germanium Nanowire Electronics: Physics of Conventional and Unconventional Transistors” Reports on Progress in Physics  (ROPP) 80, 066502 (50pp) (2017)
• [2] G. Ilicali et al., “Planar double gate transistors with asymmetric independent gates,” in SOI Conference, 2005. Proceedings. 2005 IEEE International, 2005, pp. 126–127.

• [3] L. Dreeskornfeld et al., “Fabrication of ultra-thin-film SOI transistors using the recessed channel concept,” Microelectron. Eng., vol. 78–79, no. 0, pp. 224–228, Mar. 2005

• [4] C. Friederich et al., “Multi-level p+ tri-gate SONOS NAND string arrays,” in Electron Devices Meeting, 2006. IEDM ’06. International, 2006, pp. 1–4.
• [5] M. Specht et al., “Sub-40nm tri-gate charge trapping nonvolatile memory cells for high-density applications,” in 2004 Symposium on VLSI Technology, 2004. Digest of Technical Papers, 2004, pp. 244–245.
• [6] M. Specht et al., “Novel dual bit tri-gate charge trapping memory devices,” IEEE Electron Device Lett., vol. 25, no. 12, pp. 810–812, Dec. 2004.