Die Integration von analogen Schaltungsteilen in deep-sub μm und Nanometer CMOS Technologien, die eigentlich hauptsächlich für digitale Schaltungen entwickelt bzw. optimiert wurden, ermöglicht die Realisierung von ganzen Systemen auf einem Chip (Systems-on-Chip, SOCs).
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Beispiel eines System-on-Chip: Funkempfänger
Zur digitalen Datenverarbeitung ist es notwendig, die neueste CMOS Technologie zu verwenden. Aus diesem Grund wird auch das analoge Frontend in dieser Technologie realisiert.
DC/DC Konverter
Integrierter MPP Tracker mit analogem Leistungsmesser am PV Konverter Eingang
(CMOS integrated MPP tracker with analog power measurement at the PV converter input) [Analog Integr. Circ Sig Process 2014]
Ein integrierter Konverter-Kontroller mit maximum power point (MPP) Nachführung in 0,35μm CMOS Technologie für Photovoltaik Anwendungen wurde vorgestellt. Die implementierte Nachführung basiert auf der Lastsprungmethode und gewinnt die Informationen über den Lastfluss über eine analoge Schaltung, die mit dem geschalteten Konvertereingang, bzw. dem Ausgang der 9 Solarzellen verbunden ist. Der Solarstrom wird mittels eines sehr niederohmigen Widerstandes von 1mΩ gemessen und mit der Zellenspannung multipliziert. Der gefertigte Testchip liefert am Ausgang direkt ein 530kHz PWM Signal, das den Switched Mode Konverter direkt ansteuern kann. Die Messungen zeigen, dass dadurch die Robustheit hinsichtlich Einschwingzeit des Leistungspfades gegenüber einer Nachführung der Ausgangsleistung deutlich erhöht werden konnte. Der Testchip erreicht eine Effizienz von über 99,5% für Fotoströme zwischen 0,4A und 7,5A. Der Chip verbraucht eine Leistung von 750μW und ist bei 0,043mm2 Fläche für den MPPT-Kern sehr klein.
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Testchip
Komparatoren
(A 40 nm LP CMOS Self-Biased Continuous-Time Comparator with sub-100ps Delay at 1.1V & 1.2mW) [ESSCIRC 2013]
Ein volldifferenzieller kontinuierlicher Komparator, der aus einer Vorverstärker-Latch Kaskade besteht, erreicht eine Verzögerungszeit von 99ps für einen Eingangsspannungssprung von 50mVpp und 74ps für einen Eingangsspannungshub von 100mVpp. Die Versorgungsspannung liegt bei 1,1V und die Leistungsaufnahme bei 1,2mW. Die Arbeitspunkte des Komparators sind gänzlich selbst eingestellt und daher kann der Einfluss von Prozess-, Spannungs- und Temperaturvariationen reduziert werden und der Bedarf jeglicher externen Spannungsreferenz vermieden werden. Durch digital programmierbares Selbst-Biasing und programmierbarer Skalierung der Versorgungsspannung kann ein dynamisches Verzögerungs-Leistungs-Management betrieben werden. Das Design verbraucht eine Chipfläche von 0,0007mm2 in einem 40nm LP CMOS Prozess.
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Chipfoto des Testchips (2,1mm x 0,77mm)
65nm CMOS Komparator mit modifiziertem Latch für 7GHz/1,3mW bei 1,2V und 700MHz/47μW bei 0,6V
("A 65nm CMOS comparator with modified latch to achieve 7GHz/1.3mW at 1.2V and 700MHz/47μW at 0.6V") [ISSCC09]
Ein Komparator in einer 65nm CMOS Technologie mit einer Schwellspannung von 0,4V wird in diesem Paper vorgestellt. Ein herkömmliches Latch (zustandsgesteuertes Flipflop) wurde hinsichtlich Geschwindigkeit optimiert, auch für niedrige Versorgungsspannungen, wobei statische Stromaufnahme vermieden wurde. Die erreichte Empfindlichkeit (Bitfehlerrate = 10-9) war für eine Versorgungsspannung von 1,2V 281mV bei 7GHz und 27,2mV bei 5GHz und bei 0,6V Versorgungsspannung 90,2mV bei 700MHz und 16mV bei 500MHz.
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Chipfoto des 65nm Komparators
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Oszilloskopbild bei 7GHz
Mixer
Direkt modulierender Doppelwannen Mixer für niedrige Versorgungsspannungen in 65nm CMOS
("High-Gain Double-Bulk Mixer in 65 nm CMOS with 830 μW Power Consumption") [ETRI 2010, paper of the year award]
Ein innovatives Design mit Simulationsergebnissen eines wannengetriebenen Niedrigspannungsmixers für direkte Modulation wird in diesem Paper vorgestellt. Die Schaltung wurde in einem 65nm digitalem CMOS Prozess ohne Analogerweiterungen entworfen und bietet eine Modulationsverstärkung von 19±1dB bei Taktfrequenzen von 100MHz bis 3GHz. Der Leistungsverbrauch beträgt 830μW. Eine IIP3 von -5,9dBm wurde erreicht.
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Layoutplot und Foto des 65nm CMOS Mixer
Operationsverstärker
120nm CMOS Operationsverstärker mit 690 MHz fT und 128 dB DC Verstärkung
("120nm CMOS OPAMP with 690 MHz fT and 128 dB DC gain") [ESSCIRC 05]
In diesem Paper wird ein mehrstufiger OPV mit fortgeschrittener Kompensation vorgestellt. Dieser Ansatz eröffnet die Möglichkeit OPVs mit hoher Verstärkung und gleichzeitig hoher Geschwindigkeit herzustellen. Ein Beispiel so eines hochverstärkenden OPVs ist ein Verstärker mit einer fT von 690MHz und einer DC Verstärkung von 128,8dB, der hier präsentiert wird. Diese Daten können durch eine dominante Millerkompensation über 4 Stufen erreicht werden.
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Layout des 120nm CMOS OPVs
Analoge Filter
235MHz Tiefpass-gmC-Filter 3. Ordnung in 120nm CMOS
("A 3rd-Order 235MHz Low-Pass gmC-Filter in 120nm CMOS") [ESSCIRC 06]
Ein zeitlich konstantes Filter 3. Ordnung mit einer -3dB Bandbreite von 235MHz, entworfen in einer 120nm CMOS Technologie, wird präsentiert. Es wird die Linearisierung eines Transkonduktanz Operationsverstärkers vorgeschlagen. Die Verstärkung des Filters ist digital zwischen 0,5dB und -5dB programmierbar. Die Verzerrung durch die Filterung der dritten Oberwelle beträgt -49dB bei maximaler Verstärkung für ein differentielles Ausgangssignal mit 400mV Spitze-Spitze. Zwei identische Filter wurden auf dem Chip implementiert, um das Missmatch, welches kleiner als 0,7dB in der Amplitude und 7° in der Phase beträgt, zu messen.
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Topologie des gmC Filters
ADC/DAC
Ein 20MS/s 11-Bit Digital-zu-Analog Konverter mit kombiniertem Kapazitäts- und Widerstandsnetzwerk
("A 20MS/s 11-bit Digital-to-Analog Converter Using a Combined Capacitor and Resistor Network") [NORCHIP 08]
Es wird ein 11-Bit Digital-zu-Analog Konverter (DAC) mit einem kombinierten Kapazitäts- und Widerstandsnetzwerk vorgestellt. Die vorgeschlagene Topologie besteht aus einer Serie von Widerständen für die unteren 6 Bit und einem binär gewichteten Netzwerk aus Kapazitäten für die oberen 5 Bit. Aufgrund dieses zweistufigen Entwurfs konnte die verbrauchte Fläche im Vergleich zu einem einfachen binär gewichteten Netzwerk, das 211 Einheitskapazitäten benötigt, um einen Faktor 12 reduziert werden. Um sowohl hohe Konversionsrate als auch die hohe 11-Bit Genauigkeit zu erreichen, wurde zusätzlich zu dem zweistufigen Design auch noch das Matching der einzelnen Kapazitäten erhöht, indem eine Serienschaltung aus zwei Kapazitäten als Einheitskapazität verwendet wurde anstelle eines einzelnen Bauteils. Die Verbesserung des Matchings um einen Faktor 2 reduziert die differentielle Nichtlinearität (DNL). Für einen Ausgangsspannungsbereich von 2,5V bis 3,7V konnten eine DNL<0,8LSB, eine integrale Nichtlinearität (INL) von 1,68LSB und eine Konversionsrate von 20MS/s bei einer Leistungsaufnahme von etwa 8mW - Versorgungsspannung von 5V - erreicht werden. Der DAC wurde in einem 0,6μm BiCMOS Prozess realisiert, wobei die eigentliche DAC Fläche um einen Faktor 9 kleiner ist als die gesamte Chipfläche von 1600x915μm2.
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Chipfoto des DACs